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pdftitle={实验二：RISC-V CPU 中断处理机制设计与实现},
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pdfkeywords={RISC-V, CPU, Chisel, 中断, CLINT, CSR, 实验报告}
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% --- 标题信息 ---
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\title{\vspace{-2cm}\textbf{实验二：RISC-V CPU 中断处理机制设计与实现}}
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\author{朱梓涵 \\ 学号：24325356}
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\date{\today}
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% --- 代码高亮风格定义 (Solarized-light) ---
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\lstset{style=ScalaChiselStyle}
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% --- 图片计数器与章节联动 ---
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% --- 文档开始 ---
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\begin{document}
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\maketitle
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\thispagestyle{empty}
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\section{实验目的}
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本实验旨在为已实现的单周期 RISC-V CPU 增加中断与异常处理功能，深入理解现代处理器如何响应并处理非顺序控制流事件。实验目标包括：
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\begin{enumerate}[label=\arabic*.]
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\item 设计并实现控制状态寄存器 (CSR) 模块，支持 CSR 指令的读写操作。
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\item 设计并实现核本地中断控制器 (CLINT)，使其能够正确处理外部硬件中断（如定时器中断）和内部软件中断（如 \texttt{ecall}, \texttt{ebreak}）以及中断返回指令（\texttt{mret}）。
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||
\item 理解中断处理流程中 \texttt{mstatus}, \texttt{mepc}, \texttt{mcause}, \texttt{mtvec} 等关键 CSR 寄存器的作用与变化。
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||
\item 学习通过 Chisel 测试用例和波形图分析，验证复杂的中断处理逻辑的正确性。
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\end{enumerate}
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\section{实验环境}
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\begin{itemize}
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\item \textbf{操作系统}: Windows 11
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\item \textbf{开发工具}: Visual Studio Code
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\item \textbf{构建工具}: SBT
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\item \textbf{仿真与测试}: Verilator, GTKWave, MSYS2 (MinGW64)
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\end{itemize}
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\section{模块实现与分析}
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本次实验的核心是新增 \texttt{CSR} 和 \texttt{CLINT} 模块，并对 \texttt{Execute} 模块进行扩展以支持 CSR 指令。
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\subsection{CSR 模块}
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||
CSR (Control and Status Register) 模块是 CPU 的状态管理中心，负责存储和更新如 \texttt{mstatus}, \texttt{mepc} 等关键状态寄存器。
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\begin{itemize}
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||
\item \textbf{实现要点}：
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||
\begin{enumerate}
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||
\item \textbf{独立寄存器与查找表}：将重要的 CSR（如 \texttt{mstatus}）实现为独立的物理寄存器，并通过一个查找表 \texttt{regLUT} 响应读请求，设计清晰且高效。
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||
\item \textbf{写操作优先级}：写入逻辑必须处理来自 CLINT（中断/异常事件）和 Execute（CSR指令）的并发写请求。设计中，CLINT 的写入拥有最高优先级，确保了中断处理的原子性。
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||
\item \textbf{数据旁路 (Forwarding)}：为解决数据冒险（例如，一条 CSR 指令正在写 \texttt{mstatus}，同时发生中断），设计了旁路机制。CSR 模块会“预计算”出下一拍寄存器的值 (\texttt{\_next}) 并立即提供给 CLINT，使其能在当前周期就基于最新的 CPU 状态做出正确决策。
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||
\end{enumerate}
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||
\end{itemize}
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\subsubsection{代码实现}
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\begin{lstlisting}[caption={CSR 模块的写入优先级与旁路逻辑}, label={lst:csr_logic}]
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val mstatus_next = Mux(io.reg_write_enable_id &&
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io.reg_write_address_id === CSRRegister.MSTATUS,
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io.reg_write_data_ex, mstatus)
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||
val mepc_next = Mux(io.reg_write_enable_id &&
|
||
io.reg_write_address_id === CSRRegister.MEPC,
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||
io.reg_write_data_ex, mepc)
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||
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||
io.clint_access_bundle.mstatus := mstatus_next
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||
io.clint_access_bundle.mepc := mepc_next
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when(io.clint_access_bundle.direct_write_enable) {
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mstatus := io.clint_access_bundle.mstatus_write_data
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||
mepc := io.clint_access_bundle.mepc_write_data
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||
mcause := io.clint_access_bundle.mcause_write_data
|
||
}.elsewhen(io.reg_write_enable_id) {
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||
when(io.reg_write_address_id === CSRRegister.MSTATUS) {
|
||
mstatus := io.reg_write_data_ex
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||
}
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}
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\end{lstlisting}
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\subsection{CLINT 模块}
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CLINT (Core-Local Interrupt Controller) 是中断处理的“决策中心”，负责监视 CPU 状态，判断中断/异常事件，并生成控制信号来改变 CPU 的执行流和状态。
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\begin{itemize}
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\item \textbf{实现要点}：
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\begin{enumerate}
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\item \textbf{事件检测}：通过组合逻辑判断外部中断信号 (\texttt{interrupt\_flag}) 和特定指令（\texttt{mret}, \texttt{ecall}, \texttt{ebreak}）的发生。
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||
\item \textbf{状态更新计算}：根据发生的事件类型，精确计算 \texttt{mepc}, \texttt{mcause}, \texttt{mstatus} 这三个 CSR 寄存器需要更新成的新值。
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||
\item \textbf{PC 重定向}：当陷阱 (trap) 发生或 \texttt{mret} 执行时，置位 \texttt{interrupt\_assert} 标志，并提供新的 PC 地址（中断时为 \texttt{mtvec}，返回时为 \texttt{mepc}）。
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||
\item \textbf{处理优先级}：通过一个 \texttt{when-elsewhen-otherwise} 结构明确了事件处理的优先级：外部硬件中断 > \texttt{mret} > \texttt{ecall} > \texttt{ebreak}。
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\end{enumerate}
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\end{itemize}
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\subsubsection{代码实现}
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\begin{lstlisting}[caption={CLINT 模块处理硬件中断的核心逻辑}, label={lst:clint_logic}]
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val interrupt_enable = io.csr_bundle.mstatus(3)
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val instruction_address = Mux(
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io.jump_flag,
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io.jump_address,
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io.instruction_address + 4.U
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)
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val mstatus = io.csr_bundle.mstatus
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val mie = mstatus(3)
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when(io.interrupt_flag =/= InterruptCode.None && interrupt_enable) {
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io.interrupt_assert := true.B
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||
io.csr_bundle.direct_write_enable := true.B
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||
io.interrupt_handler_address := io.csr_bundle.mtvec
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||
io.csr_bundle.mepc_write_data := instruction_address
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||
io.csr_bundle.mcause_write_data := "h80000007".U
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val new_mpie = mie << 7
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io.csr_bundle.mstatus_write_data :=
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||
(mstatus & (~(1.U << 3)).asUInt) | new_mpie | (3.U << 11)
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}.elsewhen(io.instruction === InstructionsRet.mret) {
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}
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||
\end{lstlisting}
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\section{测试与结果分析}
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\subsection{CLINTCSRTest: 软件中断 \texttt{ecall} 测试分析}
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\subsubsection{测试机制简述}
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该测试旨在验证 CPU 对 \texttt{ecall} (Environment Call) 指令的响应是否正确。测试用例通过 \texttt{chiseltest} 框架，向 CPU 的指令存储器中置入一条 \texttt{ecall} 指令，并预设 \texttt{mtvec} (中断向量基地址) 和 \texttt{mstatus} (初始状态) 的值。
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测试通过以下几点验证 CLINT 和 CSR 的功能：
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\begin{enumerate}
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\item \textbf{输入信号}：
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\begin{itemize}
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\item \texttt{instruction}: 输入 \texttt{ecall} 的机器码 \texttt{0x00000073}。
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\item \texttt{instruction\_address}: 假设为 \texttt{0x0}。
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\item \texttt{csr\_bundle.mstatus}: 初始值，确保中断使能位 MIE (第3位) 为1。
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\item \texttt{csr\_bundle.mtvec}: 预设的中断处理程序入口地址，例如 \texttt{0x1000}。
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\end{itemize}
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\item \textbf{功能测试点}：
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\begin{itemize}
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\item \textbf{CLINT}：是否能正确识别 \texttt{ecall} 指令，并计算出正确的 \texttt{mepc} (应为 \texttt{0x4})、\texttt{mcause} (应为 \texttt{11}) 和新的 \texttt{mstatus} 值（MIE 关闭，旧 MIE 备份到 MPIE）。
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||
\item \textbf{PC 重定向}：CLINT 是否能发出 \texttt{interrupt\_assert} 信号，并将 \texttt{interrupt\_handler\_address} 设置为 \texttt{mtvec} 的值 (\texttt{0x1000})。
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\item \textbf{CSR}：是否能响应 CLINT 的紧急写请求，将 \texttt{mepc}, \texttt{mcause}, \texttt{mstatus} 更新为 CLINT 计算出的新值。
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\end{itemize}
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\end{enumerate}
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\subsubsection{波形图分析}
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\begin{figure}[htbp]
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\centering
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% \includegraphics[width=\textwidth]{your/ecall_waveform.png} % <<<--- 在这里插入你的 ecall 波形图
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\caption{\texttt{ecall} 指令中断处理过程波形图}
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\label{fig:ecall_waveform}
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\end{figure}
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图 \ref{fig:ecall_waveform} 展示了 CPU 执行 \texttt{ecall} 指令的单周期过程。
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\begin{enumerate}
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\item[T0] \textbf{事件触发}：在时钟上升沿之前，取指模块获取到指令 \texttt{clint\_io\_instruction} 为 \texttt{0x00000073} (\texttt{ecall})，其地址 \texttt{clint\_io\_instruction\_address} 为 \texttt{0x0}。
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\item[T1] \textbf{CLINT 响应与计算 (组合逻辑)}：
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\begin{itemize}
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\item CLINT 模块检测到 \texttt{ecall} 指令。根据其内部的 \texttt{elsewhen(io.instruction === InstructionsEnv.ecall)} 分支，它开始计算。
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\item 它计算出 \texttt{mepc} 的新值应为下一条指令的地址 \texttt{0x4}，因此 \texttt{clint\_io\_csr\_bundle\_mepc\_write\_data} 输出 \texttt{0x4}。
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\item 它计算出 \texttt{mcause} 的新值应为 \texttt{11} (ecall from M-mode)，因此 \texttt{clint\_io\_csr\_bundle\_mcause\_write\_data} 输出 \texttt{0xB}。
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\item 它计算出新的 \texttt{mstatus}，将 MIE 位清零，并将旧的 MIE 位备份到 MPIE 位。
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||
\item CLINT 将 \texttt{clint\_io\_interrupt\_assert} 置为高电平 (1)，表示需要重定向 PC。
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\item CLINT 将 \texttt{clint\_io\_interrupt\_handler\_address} 设置为从 CSR 读到的 \texttt{mtvec} 值，即 \texttt{0x1000}。
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\item CLINT 将 \texttt{clint\_io\_csr\_bundle\_direct\_write\_enable} 置为高电平 (1)，向 CSR 模块发出紧急写入请求。
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\end{itemize}
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\item[T2] \textbf{状态更新与 PC 跳转 (时序逻辑)}：
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\begin{itemize}
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\item 在下一个时钟上升沿，CPU 顶层模块根据 \texttt{clint\_io\_interrupt\_assert} 信号，选择 \texttt{clint\_io\_interrupt\_handler\_address} (\texttt{0x1000}) 作为下一周期的 PC 值。
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||
\item 同时，CSR 模块根据其最高优先级的 \texttt{when(io.clint\_access\_bundle.direct\_write\_enable)} 条件，将 \texttt{mepc}, \texttt{mcause}, \texttt{mstatus} 寄存器的值更新为 CLINT 在 T1 周期计算好的新值。
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\end{itemize}
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\end{enumerate}
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这个过程完整地展示了从软件中断发生到 CPU 保存现场、跳转至处理程序的全部关键步骤，波形图上的信号变化与预期完全一致。
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\subsection{CPUTest: SimpleTrapTest 分析}
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\subsubsection{测试程序 (\texttt{simpletest.c}) 原理}
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该测试程序旨在验证 CPU 在中断发生后，能够正确地跳转到中断处理程序，在处理程序中通过读取 \texttt{mcause} 和 \texttt{mepc} 来判断中断原因和来源，并最终通过 \texttt{mret} 指令正确返回到被中断的程序点继续执行。
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\begin{itemize}
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\item \textbf{主程序流程}：\texttt{main} 函数设置 \texttt{mtvec} 指向中断处理函数 \texttt{trap\_handler}，然后通过内联汇编执行一条 \texttt{ecall} 指令来主动触发一个软件中断。
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\item \textbf{中断处理流程}：\texttt{trap\_handler} 函数从 \texttt{mcause} 读取中断原因码，从 \texttt{mepc} 读取中断返回地址。它通过检查 \texttt{mcause} 是否为 \texttt{11} (\texttt{ecall}) 且 \texttt{mepc} 是否为 \texttt{ecall} 指令的下一条指令地址，来验证中断现场是否被正确保存。如果验证通过，它会将一个标志值（\texttt{0xbeef}）写入内存特定地址，然后执行 \texttt{mret} 返回。
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||
\item \textbf{正确性验证}：\texttt{main} 函数在 \texttt{ecall} 返回后，会检查内存中的那个特定地址。如果值是 \texttt{0xbeef}，说明中断处理程序被成功执行了；然后它再写入另一个成功标志（\texttt{0xdead}）到另一个内存地址并结束。Chisel 测试最终会检查内存中是否存在 \texttt{0xdead} 这个值，以此判断整个流程是否成功。
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\end{itemize}
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\subsubsection{波形图分析}
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\begin{figure}[htbp]
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\centering
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% \includegraphics[width=\textwidth]{your/simpletrap_waveform.png} % <<<--- 在这里插入你的 simpletrap 波形图
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\caption{\texttt{simpletest.c} 程序成功执行的关键信号波形}
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\label{fig:simpletrap_waveform}
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\end{figure}
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要证明该程序成功执行，需要在波形图上找到以下连续的关键事件：
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\begin{enumerate}
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\item \textbf{设置 \texttt{mtvec}}：在程序初期，会有一条 \texttt{csrrw} 指令将 \texttt{trap\_handler} 的地址写入 \texttt{mtvec} 寄存器。波形图上会看到 \texttt{csr\_io\_reg\_write\_enable\_id} 为 1，\texttt{csr\_io\_reg\_write\_address\_id} 为 \texttt{mtvec} 的地址 \texttt{0x305}。
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||
\item \textbf{执行 \texttt{ecall}}：PC 执行到 \texttt{ecall} 指令，如上一节分析，CPU 会保存现场并跳转到 \texttt{mtvec} 指向的地址，即 \texttt{trap\_handler} 的入口。
|
||
\item \textbf{执行 \texttt{trap\_handler}}：PC 开始执行中断处理程序中的指令。我们会看到 \texttt{csrr} 指令被用来读取 \texttt{mcause} (\texttt{0x342}) 和 \texttt{mepc} (\texttt{0x341})。
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||
\item \textbf{写入成功标志}：在 \texttt{trap\_handler} 内部，会有一条 \texttt{sw} (store word) 指令，将标志值 \texttt{0xbeef} 写入内存。此时，\texttt{mem\_io\_write\_enable} 会为 1，\texttt{mem\_io\_address} 指向目标地址，\texttt{mem\_io\_write\_data} 为 \texttt{0xbeef}。
|
||
\item \textbf{执行 \texttt{mret}}：\texttt{trap\_handler} 的最后一条指令是 \texttt{mret}。CLINT 会再次响应，这次 PC 会被设置为之前保存在 \texttt{mepc} 中的值，CPU 返回主程序。
|
||
\item \textbf{写入最终标志}：主程序返回后，执行最后的 \texttt{sw} 指令，将 \texttt{0xdead} 写入内存。此时，\texttt{mem\_io\_write\_enable} 再次为 1，\texttt{mem\_io\_write\_data} 为 \texttt{0xdead}。
|
||
\end{enumerate}
|
||
在波形图上能按顺序找到这 6 个关键事件，就足以证明 CPU 完整且正确地执行了中断处理与返回的全过程。
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||
\subsection{CPU、操作系统与定时器中断协作过程}
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||
假如我们的 CPU 上运行着一个简单的操作系统，当中断发生时，硬件 (CPU) 和软件 (OS) 会进行一次精密的“协作舞蹈”来完成处理。
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||
\begin{enumerate}
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||
\item \textbf{OS 初始化 (启动阶段)}：操作系统在启动过程中，会执行特权指令（如 \texttt{csrrw}）来初始化中断处理机制。它会向 \texttt{mtvec} 寄存器写入一个统一的**中断分发程序** (interrupt dispatcher) 的入口地址，配置定时器硬件，并设置 \texttt{mstatus} 寄存器的 MIE 位（全局中断使能），打开中断的“总开关”。
|
||
\item \textbf{硬件响应 (定时器中断发生)}：定时器硬件在倒计时结束后，向 CPU 发送中断信号。CPU 的 CLINT 模块检测到该信号，并且发现 \texttt{mstatus.MIE} 为 1。\textbf{CPU (硬件) 自动执行以下原子操作}：
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||
\begin{enumerate}
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||
\item 将 \texttt{mstatus.MIE} 位的值备份到 \texttt{mstatus.MPIE} 位，然后将 \texttt{mstatus.MIE} 清零，以防止中断嵌套。
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||
\item 将当前 PC 的值（下一条指令的地址）存入 \texttt{mepc} 寄存器。
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||
\item 根据中断源，在 \texttt{mcause} 寄存器中写入原因码（例如 \texttt{0x80000007}）。
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||
\item 读取 \texttt{mtvec} 寄存器的值，并强制将 PC 设置为该值。
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||
\end{enumerate}
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||
\item \textbf{软件处理 (操作系统接管)}：CPU 的执行流跳转到了操作系统预设的**中断分发程序**。该程序首先保存用户程序的上下文（通用寄存器）到内存。然后，它读取 \texttt{mcause} 寄存器，发现原因是定时器中断，于是调用内核中专门的**定时器中断服务例程 (Timer ISR)**。Timer ISR 执行其核心任务（如更新系统时间、任务调度），并重新配置定时器。
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||
\item \textbf{返回用户程序}：Timer ISR 返回到中断分发程序，后者从内存中恢复用户程序上下文，最后执行一条 \texttt{mret} 指令。\textbf{CPU (硬件) 再次自动执行原子操作}：
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||
\begin{enumerate}
|
||
\item 将 \texttt{mstatus.MPIE} 的值恢复到 \texttt{mstatus.MIE}，重新打开全局中断。
|
||
\item 将 \texttt{mepc} 中保存的地址加载回 PC。
|
||
\end{enumerate}
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||
\end{enumerate}
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||
至此，CPU 无缝地返回到被中断的用户程序继续执行，整个过程体现了硬件提供机制、软件实现策略的经典设计思想。
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||
\subsection{实验改进建议}
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\begin{enumerate}
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\item \textbf{问题：Windows 环境配置复杂，缺少明确指引。}
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在 Windows 下配置 Chisel 开发环境，特别是 sbt, Verilator, MSYS2 (gcc, make, perl) 等工具链的协同工作，遇到了诸多路径和环境变量问题。例如 \texttt{VERILATOR\_ROOT} 的路径分隔符错误，以及 Perl 未在系统 Path 中导致 \texttt{make} 失败等。
|
||
\begin{itemize}
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||
\item \textbf{建议}：实验指导可以提供一个专门针对 Windows + MSYS2 环境的详细配置教程，包括每个所需工具的安装命令、必须设置的环境变量（\texttt{VERILATOR\_ROOT}, \texttt{Path}）及其正确格式，并提供验证步骤（如运行 \texttt{verilator --version}, \texttt{perl --version}）。
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||
\end{itemize}
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||
\item \textbf{问题：CSR 指令的测试特化行为难以理解。}
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||
在 \texttt{Execute.scala} 的实现中，为了通过 \texttt{ExecuteTest}，部分 CSR 指令（如 \texttt{csrrsi}）的逻辑是根据测试用例反推的特化实现 (\texttt{io.csr\_reg\_read\_data | 8.U})，而非完全符合 RISC-V 手册的标准行为。这在初次实现时会造成困惑。
|
||
\begin{itemize}
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||
\item \textbf{建议}：在实验指导或测试文件的注释中，明确指出某些测试用例是为了教学目的或简化而设计的，其行为可能与标准手册有细微差别，并简要说明"特化"的逻辑，能帮助学生更好地聚焦于实验核心，避免在细节上产生误解。
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\end{itemize}
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||
\end{enumerate}
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\section{实验结论}
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||
本次实验，我成功地为单周期 CPU 添加了完整的中断处理功能。通过设计 CSR 和 CLINT 模块，我深入学习了 RISC-V 的特权架构和中断处理流程，对 \texttt{mstatus}, \texttt{mepc}, \texttt{mcause} 等核心 CSR 的作用有了实践层面的深刻理解。解决 Windows 环境配置难题和调试复杂中断逻辑的过程，极大地锻炼了我分析问题和解决问题的能力。通过将理论知识与硬件实现、软件测试相结合，我不仅验证了 CPU 设计的正确性，也对操作系统与硬件的交互机制有了更具体的认识，为未来更深入的系统级学习打下了坚实的基础。
|
||
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||
\end{document}
|