zzh/2025-yatcpu
1
0
Fork 0
mirror of https://github.com/handsomezhuzhu/2025-yatcpu.git synced 2026-02-21 04:20:14 +00:00
Code Issues Packages Projects Releases Wiki Activity

update docs

Browse Source
This commit is contained in:
TOKISAKIX\21168
2023-12-13 09:59:30 +08:00
parent 7d9e9b12ae
commit 3f918f0d78
2 changed files with 6 additions and 9 deletions
Download Patch File Download Diff File Expand all files Collapse all files

9
docs/board.md
View File

@@ -7,19 +7,16 @@
**生成 Verilog 文件**
下面的教程以 ZYBO-Z710 开发板为例，其他开发板可以根据开发板名称自行替换。
根据开发板型号，在命令行输入对应型号的运行指令，运行相应目录的 Top.scala 文件，生成的结果位于 verilog/开发板名称 目录下的 Top.v，下方是参考的代码：
```
sbt "runMain board.basys3.VerilogGenerator"
sbt "runMain board.verilator.VerilogGenerator"
sbt "runMain board.pynq.VerilogGenerator"
sbt "runMain board.z710.VerilogGenerator"
```
**生成比特流二进制文件**
下面的教程以 ZYBO-Z710 开发板为例，其他开发板可以根据开发板名称自行替换。
执行下述指令，可以根据 verilog/z710/Top.v 生成二进制文件 vivado/z710/riscv-z710/riscv-z710.runs/impl_1/Top.bit。
假设你的 Vivado 安装目录是 ~/Xilinx(其他目录自行修改):
@@ -42,6 +39,6 @@ cd vivado/z710
**如果烧板无误，你会看到黄灯亮起**
![image](asset/z710.jpg)
![image](/asset/z710.jpg)
后续将上述 program_device.tcl 换成 generate_and_program.tcl 可以将生成比特流和烧板在一个脚本中完成。