实验一实验报告

2026-02-20 20:10:14 +00:00 · 2025-10-10 20:07:22 +08:00
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+    if %errorlevel% equ 0 (
+        echo 转换成功：!filename!.pdf
+    ) else (
+        echo 转换失败：%%f
+    )
+    echo ----------------------
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+
+endlocal
+echo 所有文件处理完毕！
+pause
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+\providecommand*\HyPL@Entry[1]{}
+\HyPL@Entry{0<</S/D>>}
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+\@writefile{toc}{\contentsline {subsubsection}{\numberline {4.1.2}波形图}{3}{subsubsection.4.1.2}\protected@file@percent }
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+\newlabel{fig:if_waveform}{{4.1}{3}{取指模块 (\texttt {InstructionFetch}) 波形图}{figure.4.1}{}}
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+\newlabel{lst:id_control}{{2}{3}{译码模块控制信号生成逻辑}{lstlisting.2}{}}
+\@writefile{lol}{\contentsline {lstlisting}{\numberline {2}译码模块控制信号生成逻辑}{3}{lstlisting.2}\protected@file@percent }
+\@writefile{toc}{\contentsline {subsubsection}{\numberline {4.2.2}波形图}{4}{subsubsection.4.2.2}\protected@file@percent }
+\@writefile{lof}{\contentsline {figure}{\numberline {4.2}{\ignorespaces 译码模块 (\texttt  {InstructionDecode}) 波形图}}{4}{figure.4.2}\protected@file@percent }
+\newlabel{fig:id_waveform}{{4.2}{4}{译码模块 (\texttt {InstructionDecode}) 波形图}{figure.4.2}{}}
+\@writefile{toc}{\contentsline {subsection}{\numberline {4.3}执行}{4}{subsection.4.3}\protected@file@percent }
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+\newlabel{fig:ex_waveform}{{4.3}{5}{执行模块 (\texttt {Execute}) 波形图}{figure.4.3}{}}
+\@writefile{toc}{\contentsline {subsubsection}{\numberline {4.3.2}代码实现}{5}{subsubsection.4.3.2}\protected@file@percent }
+\newlabel{lst:ex_aluops}{{3}{5}{执行模块ALU操作数选择逻辑}{lstlisting.3}{}}
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+\newlabel{fig:lw_decode_waveform}{{5.1}{7}{\texttt {L-Type} 指令 \texttt {lw x10, 32(x5)} 的译码波形图}{figure.5.1}{}}
+\@writefile{toc}{\contentsline {subsection}{\numberline {5.2}整体测试：CPUTest (以 \texttt  {FibonacciTest} 为例)}{8}{subsection.5.2}\protected@file@percent }
+\@writefile{toc}{\contentsline {subsubsection}{\numberline {5.2.1}\texttt  {fibonacci.c} 程序分析}{8}{subsubsection.5.2.1}\protected@file@percent }
+\newlabel{lst:fib_c}{{5}{8}{Fibonacci 递归程序 \texttt {fibonacci.c}}{lstlisting.5}{}}
+\@writefile{lol}{\contentsline {lstlisting}{\numberline {5}Fibonacci 递归程序 \texttt  {fibonacci.c}}{8}{lstlisting.5}\protected@file@percent }
+\newlabel{lst:chisel_test}{{6}{8}{Chisel 测试代码片段}{lstlisting.6}{}}
+\@writefile{lol}{\contentsline {lstlisting}{\numberline {6}Chisel 测试代码片段}{8}{lstlisting.6}\protected@file@percent }
+\@writefile{lof}{\contentsline {figure}{\numberline {5.2}{\ignorespaces Fibonacci 程序执行末期及结果写入内存的波形图}}{9}{figure.5.2}\protected@file@percent }
+\newlabel{fig:fibonacci_waveform}{{5.2}{9}{Fibonacci 程序执行末期及结果写入内存的波形图}{figure.5.2}{}}
+\@writefile{toc}{\contentsline {subsubsection}{\numberline {5.2.2}波形图分析}{9}{subsubsection.5.2.2}\protected@file@percent }
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+\gdef \@abspage@last{10}
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+\documentclass[12pt]{ctexart} % 使用 ctexart 文档类支持中文，12pt 字号
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+\usepackage[margin=2.5cm]{geometry} % 设置页边距
+\usepackage{graphicx}          % 导入图片
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+\usepackage{listings}          % 代码块高亮
+\usepackage{xcolor}            % 用于代码高亮颜色
+\usepackage{hyperref}          % 目录、交叉引用可点击，生成PDF书签
+\hypersetup{
+    colorlinks=true,   % 这是关键，它会让链接文本以颜色显示，而不是边框
+    linkcolor=black,   % 内部链接（如目录、章节引用）的颜色设为黑色
+    citecolor=green,   % 引用文献的颜色（如果用不到可以忽略或设为黑色）
+    urlcolor=blue,     % URL链接的颜色（如果用不到可以忽略或设为黑色）
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+    % 可以添加更多其他 PDF 元数据，让 PDF 文件信息更完整
+    pdftitle={实验一：单周期 RISC-V CPU 设计与实现},
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+    pdfkeywords={RISC-V, CPU, Chisel, 单周期, 实验报告}
+}
+        % 目录、交叉引用可点击，生成PDF书签
+\usepackage{fancyhdr}          % 自定义页眉页脚
+\usepackage{enumitem}          % 列表项自定义
+
+% --- 页眉页脚设置 ---
+\pagestyle{fancy}
+\fancyhf{} % 清除所有页眉页脚字段
+\fancyhead[L]{\MakeUppercase{实验一：单周期 RISC-V CPU 设计与实现}} % 左侧页眉：大写实验名称
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+
+% --- 标题信息 ---
+\title{\vspace{-2cm}\textbf{实验一：单周期 RISC-V CPU 设计与实现}} % 标题，垂直间距调整
+\author{朱梓涵 \\ 学号：24325356} % 作者信息
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+
+% --- 代码高亮风格定义 (Solarized-light) ---
+\definecolor{sol-base03}{HTML}{002b36}
+\definecolor{sol-base02}{HTML}{073642}
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+
+\lstdefinestyle{ScalaChiselStyle}{
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+    % 添加 Chisel 相关关键字
+    morekeywords={when, Mux, MuxLookup, IndexedSeq, U, io, :=, object, val, def, class, override, package, import, extends, with, Bits, UInt, SInt},
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+
+\lstdefinestyle{CStyle}{
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+
+\lstset{style=ScalaChiselStyle} % 默认代码风格为 Scala/Chisel
+
+% --- 图片计数器与章节联动 ---
+\counterwithin{figure}{section}
+\counterwithin{table}{section}
+
+% --- 文档开始 ---
+\begin{document}
+
+\maketitle % 生成标题
+\thispagestyle{empty} % 标题页无页码
+
+% --- 正文开始 ---
+
+\section{实验目的}
+本实验旨在深入理解 RISC-V 指令集架构 (ISA) 与单周期 CPU 的工作原理。实验目标包括：
+\begin{enumerate}[label=\arabic*.] % 使用 enumerate 环境创建编号列表
+    \item 设计并实现一个支持部分 RV32I 指令集的单周期 CPU。
+    \item 掌握 CPU 经典五阶段（取指、译码、执行、访存、写回）在单周期模型下的数据通路和控制逻辑设计。
+    \item 学习使用 Chisel 硬件描述语言进行模块化硬件设计。
+    \item 通过编写单元测试和集成测试，利用 \texttt{chiseltest} 和 GTKWave 波形图验证 CPU 各模块及整体功能的正确性。
+\end{enumerate}
+
+\section{实验环境}
+\begin{itemize}
+    \item \textbf{操作系统}: Windows 11
+    \item \textbf{开发工具}: IntelliJ IDEA
+    \item \textbf{构建工具}: SBT
+    \item \textbf{仿真与测试}: Verilator, GTKWave
+\end{itemize}
+
+\section{阶段功能划分}
+本单周期 RISC-V CPU 依照经典的五级流水线概念进行设计，虽然是单周期实现，但其内部模块划分仍遵循五阶段的逻辑，确保数据通路和控制逻辑清晰。
+\begin{itemize}
+    \item \textbf{取指 (Instruction Fetch, IF)}: 程序计数器 (PC) 提供指令地址，指令存储器根据该地址输出 32 位指令。PC 在每个时钟周期默认加 4，若遇跳转或分支成功，则更新为目标地址。
+    \item \textbf{译码 (Instruction Decode, ID)}: 译码单元解析指令，提取操作数（寄存器地址 \texttt{rs1}, \texttt{rs2}）、目标寄存器地址 (\texttt{rd}) 和立即数。主控制器根据指令操作码生成后续阶段所需的所有控制信号。
+    \item \textbf{执行 (Execute, EX)}: 算术逻辑单元 (ALU) 根据译码阶段生成的控制信号，对来自寄存器文件或立即数生成器的操作数进行计算。同时，分支跳转的地址计算和条件判断也在此阶段完成。
+    \item \textbf{访存 (Memory Access, MEM)}: 根据译码阶段生成的访存控制信号，与数据存储器进行交互。Load 指令从此阶段读取数据，Store 指令则向此阶段写入数据。
+    \item \textbf{写回 (Write Back, WB)}: 将执行结果或从数据存储器中读取的数据写回寄存器文件。写回的数据来源由控制信号决定。
+\end{itemize}
+
+\section{模块实现与分析}
+
+\subsection{取指}
+\begin{itemize}
+    \item \textbf{功能}: 根据 \texttt{PC} 的当前值从指令存储器中取出指令，并计算下一周期的 \texttt{PC} 值。
+    \item \textbf{实现要点}: \texttt{PC} 的更新逻辑是核心。它由跳转标志 \texttt{jump\_flag\_id} 控制：若跳转发生，\texttt{PC} 更新为 \texttt{jump\_address\_id}；否则，顺序执行，\texttt{PC} 更新为 \texttt{PC + 4}。
+\end{itemize}
+
+\subsubsection{代码实现}
+\begin{lstlisting}[caption={取指模块PC更新逻辑}, label={lst:if_pc}]
+// lab1(InstructionFetch)
+when(io.jump_flag_id) {
+  pc := io.jump_address_id
+}.otherwise {
+  pc := pc + 4.U
+}
+// lab1(InstructionFetch) end
+\end{lstlisting}
+
+\subsubsection{波形图}
+\begin{figure}[htbp]
+    \centering
+    \includegraphics[width=0.9\textwidth]{b1.png}
+    \caption{取指模块 (\texttt{InstructionFetch}) 波形图}
+    \label{fig:if_waveform}
+\end{figure}
+
+\subsection{译码}
+\begin{itemize}
+    \item \textbf{功能}: 解析指令，生成立即数，并为后续阶段提供控制信号。
+    \item \textbf{实现要点}: 控制信号的生成逻辑是关键。例如，\texttt{memory\_read\_enable} 仅在 L-type 指令时有效，\texttt{wb\_reg\_write\_source} 根据指令类型选择写回数据是来自 ALU、数据存储器还是 PC+4。
+\end{itemize}
+
+\subsubsection{代码实现}
+\begin{lstlisting}[caption={译码模块控制信号生成逻辑}, label={lst:id_control}]
+// lab1(InstructionDecode)
+io.ex_aluop2_source := Mux(opcode === InstructionTypes.RM,
+  ALUOp2Source.Register,
+  ALUOp2Source.Immediate
+)
+io.memory_read_enable := opcode === InstructionTypes.L
+io.memory_write_enable := opcode === InstructionTypes.S
+io.wb_reg_write_source := MuxLookup(
+  opcode,
+  RegWriteSource.ALUResult
+)(
+  IndexedSeq(
+    InstructionTypes.L -> RegWriteSource.Memory,
+    Instructions.jal -> RegWriteSource.NextInstructionAddress,
+    Instructions.jalr -> RegWriteSource.NextInstructionAddress
+  )
+)
+// lab1(InstructionDecode) end
+\end{lstlisting}
+
+\subsubsection{波形图}
+\begin{figure}[htbp]
+    \centering
+    \includegraphics[width=0.9\textwidth]{b2.png}
+    \caption{译码模块 (\texttt{InstructionDecode}) 波形图}
+    \label{fig:id_waveform}
+\end{figure}
+
+\subsection{执行}
+\begin{itemize}
+    \item \textbf{功能}: 执行 ALU 运算，并处理分支和跳转逻辑。
+    \item \textbf{实现要点}: ALU 的两个操作数 \texttt{op1} 和 \texttt{op2} 的来源由译码模块生成的 \texttt{aluop*\_source} 信号决定，实现了操作数的灵活选择。
+\end{itemize}
+
+\subsubsection{波形图}
+\begin{figure}[htbp]
+    \centering
+    \includegraphics[width=0.9\textwidth]{b3.png}
+    \caption{执行模块 (\texttt{Execute}) 波形图}
+    \label{fig:ex_waveform}
+\end{figure}
+
+\subsubsection{代码实现}
+\begin{lstlisting}[caption={执行模块ALU操作数选择逻辑}, label={lst:ex_aluops}]
+// lab1(Execute)
+alu.io.func := alu_ctrl.io.alu_funct
+alu.io.op1 := Mux(
+  io.aluop1_source === ALUOp1Source.Register,
+  io.reg1_data,
+  io.instruction_address
+)
+alu.io.op2 := Mux(
+  io.aluop2_source === ALUOp2Source.Register,
+  io.reg2_data,
+  io.immediate
+)
+// lab1(Execute) end
+\end{lstlisting}
+
+\subsection{CPU 模块}
+\begin{itemize}
+    \item \textbf{功能}: 实例化取指、译码、执行等所有子模块，并根据数据通路图将它们正确连接起来。
+    \item \textbf{实现要点}: 确保数据流和控制流在模块间的正确传递是顶层连接的关键。
+\end{itemize}
+
+\subsubsection{代码实现}
+\begin{lstlisting}[caption={CPU模块部分连接逻辑}, label={lst:cpu_top}]
+// lab1(cpu)
+ex.io.instruction := inst_fetch.io.instruction
+ex.io.instruction_address := inst_fetch.io.instruction_address
+ex.io.reg1_data := regs.io.read_data1
+ex.io.reg2_data := regs.io.read_data2
+ex.io.immediate := id.io.ex_immediate
+ex.io.aluop1_source := id.io.ex_aluop1_source
+ex.io.aluop2_source := id.io.ex_aluop2_source
+// lab1(cpu) end
+\end{lstlisting}
+
+\section{测试与结果分析}
+
+\subsection{单元测试：InstructionDecoderTest 分析}
+
+\subsubsection{L-Type 指令测试分析}
+测试用例首先向译码模块的 \texttt{io.instruction} 端口输入一条 L-Type 指令。随后，测试代码使用 \texttt{.expect()} 方法断言模块的各个输出端口信号值是否与预设的期望值一致。
+对于 \texttt{lw} 指令，其核心功能是从内存读取数据并写回寄存器。因此：
+\begin{itemize}
+    \item \texttt{memory\_read\_enable} 必须为 \texttt{true}，以启动访存阶段的数据读取。
+    \item \texttt{reg\_write\_enable} 必须为 \texttt{true}，以允许最终结果写入寄存器。
+    \item \texttt{wb\_reg\_write\_source} 必须是 \texttt{RegWriteSource.Memory}，因为写回的数据源于数据存储器。
+    \item \texttt{ex\_immediate} 必须是指令编码中包含的偏移量（此例中为 32），用于地址计算 \texttt{rs1 + imm}。
+\end{itemize}
+这些 \texttt{expect} 值精确地定义了 L-Type 指令在译码阶段应生成的正确行为模式，确保了控制通路的正确性。
+
+\subsubsection{波形图分析}
+\begin{figure}[htbp]
+    \centering
+    \includegraphics[width=0.9\textwidth]{b2.png}
+    \caption{\texttt{L-Type} 指令 \texttt{lw x10, 32(x5)} 的译码波形图}
+    \label{fig:lw_decode_waveform}
+\end{figure}
+图 \ref{fig:lw_decode_waveform} 所示波形图展示了 \texttt{lw x10, 32(x5)} 指令（机器码 \texttt{0x02028503}）的译码过程。在时钟上升沿之后：
+\begin{itemize}
+    \item \texttt{id\_io\_instruction} 端口稳定为 \texttt{0x02028503}。
+    \item \texttt{id\_io\_memory\_read\_enable}
+    和 \texttt{id\_io\_reg\_write\_enable} 信号被置为高电平 (1)。
+    \item \texttt{id\_io\_wb\_reg\_write\_source} 信号变为 \texttt{01} (二进制)，对应 \texttt{RegWriteSource.Memory}。
+    \item \texttt{id\_io\_ex\_immediate} 的值为 \texttt{0x00000020}，即十进制的 32。
+\end{itemize}
+波形图直观地验证了译码模块对于 L-Type 指令的响应与 \texttt{expect} 语句的预期完全一致。
+
+\subsection{整体测试：CPUTest (以 \texttt{FibonacciTest} 为例)}
+
+\subsubsection{\texttt{fibonacci.c} 程序分析}
+\begin{itemize}
+    \item \textbf{程序功能}:
+        该 C 语言程序定义了一个递归函数 \texttt{fib(int a)}，用于计算斐波那契数列的第 \texttt{a} 项。其逻辑为：如果 \texttt{a} 等于 1 或 2，则返回 1；否则，返回 \texttt{fib(a-1)} 与 \texttt{fib(a-2)} 之和。\texttt{main} 函数是程序的入口点，它调用 \texttt{fib(10)} 来计算斐波那契数列的第 10 项，并将最终结果（即 55）存储到内存地址 \texttt{0x4}。
+        \begin{lstlisting}[language=C, caption={Fibonacci 递归程序 \texttt{fibonacci.c}}, label={lst:fib_c}, style=CStyle]
+int fib(int a) {
+  if (a == 1 || a == 2) return 1;
+  return fib(a - 1) + fib(a - 2);
+}
+
+int main() {
+  *(int *)(4) = fib(10); // 将 fib(10) 的结果写入内存地址 0x4
+}
+        \end{lstlisting}
+    \item \textbf{Chisel 测试检查方式}:
+        测试框架首先将 \texttt{fibonacci.asmbin} 文件加载到 CPU 的指令存储器和数据存储器中。然后，它驱动 CPU 执行足够多的时钟周期（通过 \texttt{c.clock.step(1000)} 大循环），以确保递归计算和内存写入操作全部完成。在仿真结束时，测试代码通过读取数据存储器的调试端口：
+        \begin{lstlisting}[caption={Chisel 测试代码片段}, label={lst:chisel_test}]
+c.io.mem_debug_read_address.poke(4.U) // 将调试地址设置为 0x4
+c.clock.step()                     // 步进一个时钟周期
+c.io.mem_debug_read_data.expect(55.U)  // 期望从地址 0x4 读出的数据为 55
+        \end{lstlisting}
+        上述语句首先将调试端口的读取地址 \texttt{mem\_debug\_read\_address} 设置为 \texttt{0x4}，然后步进一个时钟周期以便数据稳定，最后断言 \texttt{mem\_debug\_read\_data} 的值是否等于预期的 \texttt{55}。如果相等，则测试通过，验证了 CPU 能够正确执行递归计算并将结果写入指定内存。
+\end{itemize}
+
+\subsubsection{波形图分析}
+\begin{figure}[htbp]
+    \centering
+    \includegraphics[width=0.9\textwidth]{b41.png}
+    \caption{Fibonacci 程序执行末期及结果写入内存的波形图}
+    \label{fig:fibonacci_waveform}
+\end{figure}
+图 \ref{fig:fibonacci_waveform} 展示了 \texttt{fibonacci} 程序执行的最后几个周期以及结果检查阶段。
+\begin{itemize}
+    \item \textbf{执行分析}: 在波形图的前半部分，可以看到 CPU 正在执行 \texttt{main} 函数中对 \texttt{fib(10)} 的调用，并最终将结果存储到内存地址 \texttt{0x4}。由于斐波那契数列的递归特性，PC 会在函数调用和返回的过程中不断跳转。在程序即将结束时，PC 会最终指向退出或停机指令。
+    \item \textbf{结果检查}: \texttt{main} 函数的核心是 \texttt{*(int *)(4) = fib(10);} 这条语句，它会在 \texttt{fib(10)} 的计算结果（即 55）准备好后，将其写入数据存储器的 \texttt{0x4} 地址。
+        在波形图的最后几个周期，我们会观察到以下关键信号变化：
+        \begin{itemize}
+            \item \texttt{mem\_io\_memory\_write\_enable} 信号短暂置高（为 \texttt{1}），表明数据存储器发生了写入操作。
+            \item \texttt{mem\_io\_memory\_bundle\_address} 信号会显示为 \texttt{0x00000004}，确认写入目标是内存地址 \texttt{0x4}。
+            \item \texttt{mem\_io\_memory\_bundle\_write\_data[31:0]} 信号会显示为 \texttt{0x00000037}（十六进制的 55），这是 \texttt{fib(10)} 的计算结果。
+            \item 在这之后，由于测试使用 \texttt{c.io.mem\_debug\_read\_address.poke(4.U)} 来读取内存，波形图上 \texttt{mem\_io\_debug\_read\_address} 会变为 \texttt{0x4}，同时 \texttt{io\_mem\_debug\_read\_data}（或类似输出调试信号）会稳定显示出 \texttt{0x00000037}。
+        \end{itemize}
+\end{itemize}
+这些波形特征与 Chisel 测试中 \texttt{mem\_debug\_read\_data.expect(55.U)} 的断言完美吻合，证明 CPU 正确地执行了 \texttt{fibonacci} 程序并存储了预期结果。
+
+\section{遇到的问题与改进建议}
+
+\begin{enumerate}[label=\arabic*.]
+    \item \textbf{问题：立即数生成规则复杂，指导文档未详细展开。}
+    在实现译码模块时，RISC-V 不同指令格式（I/S/B/U/J）的立即数拼接方式各不相同，实验指导对此描述较为简略，导致初期实现困难。
+    \begin{itemize}
+        \item \textbf{建议}：在实验指导中为每种指令格式提供一个具体的立即数拼接图示或示例代码，能极大帮助理解。
+    \end{itemize}
+
+    \item \textbf{问题：缺少对波形图调试的引导案例。}
+    初次使用 GTKWave 进行硬件调试时，面对海量的信号线，难以快速定位关键信号。
+    \begin{itemize}
+        \item \textbf{建议}：实验文档中可以附加一个简单的调试案例，例如追踪一条 \texttt{add} 指令的数据流，展示如何从取指 PC 开始，逐步添加 `instruction`, `reg\_read\_data`, `alu\_result`, `reg\_write\_data` 等信号，并解释它们在波形图上的时序关系。
+    \end{itemize}
+
+    \item \textbf{问题：部分模块接口和控制信号的设计意图不够明确。}
+    例如，\texttt{ALUOp1Source} 和 \texttt{ALUOp2Source} 这类控制信号的设计初衷，需要通过阅读多个模块的代码才能完全理解其作用。
+    \begin{itemize}
+        \item \textbf{建议}：在代码框架的注释中，对关键的 `object` 或 `Enum`（如 \texttt{ALUOp1Source}），增加注释来说明每个选项的用途和对应的指令场景。
+    \end{itemize}
+\end{enumerate}
+
+\section{实验结论}
+通过本次实验，我成功设计并实现了一个功能基本完备的 RISC-V 单周期 CPU。在实现过程中，我深入理解了数据通路与控制信号在指令执行过程中的协同作用，并掌握了模块化的硬件设计思想。通过编写和分析单元测试与集成测试，我学会了如何利用 \texttt{chiseltest} 和波形图对硬件设计进行验证和调试。本次实验极大地加深了我对计算机组成原理中理论知识的实践理解，为后续更复杂的处理器设计打下了坚实的基础。
+
+\end{document}
--- a/lab1/实验报告/report.toc
+++ b/lab1/实验报告/report.toc
@@ -0,0 +1,24 @@
+\contentsline {section}{\numberline {1}实验目的}{3}{section.1}%
+\contentsline {section}{\numberline {2}实验环境}{3}{section.2}%
+\contentsline {section}{\numberline {3}阶段功能划分}{3}{section.3}%
+\contentsline {section}{\numberline {4}模块实现与分析}{4}{section.4}%
+\contentsline {subsection}{\numberline {4.1}取指 (Instruction Fetch, IF)}{4}{subsection.4.1}%
+\contentsline {subsubsection}{\numberline {4.1.1}代码实现}{4}{subsubsection.4.1.1}%
+\contentsline {subsubsection}{\numberline {4.1.2}波形图}{4}{subsubsection.4.1.2}%
+\contentsline {subsection}{\numberline {4.2}译码 (Instruction Decode, ID)}{4}{subsection.4.2}%
+\contentsline {subsubsection}{\numberline {4.2.1}代码实现}{5}{subsubsection.4.2.1}%
+\contentsline {subsubsection}{\numberline {4.2.2}波形图}{6}{subsubsection.4.2.2}%
+\contentsline {subsection}{\numberline {4.3}执行 (Execute, EX)}{6}{subsection.4.3}%
+\contentsline {subsubsection}{\numberline {4.3.1}代码实现}{6}{subsubsection.4.3.1}%
+\contentsline {subsubsection}{\numberline {4.3.2}波形图}{7}{subsubsection.4.3.2}%
+\contentsline {subsection}{\numberline {4.4}CPU 顶层模块}{7}{subsection.4.4}%
+\contentsline {subsubsection}{\numberline {4.4.1}代码实现}{7}{subsubsection.4.4.1}%
+\contentsline {section}{\numberline {5}测试与结果分析}{8}{section.5}%
+\contentsline {subsection}{\numberline {5.1}单元测试：InstructionDecoderTest 分析}{8}{subsection.5.1}%
+\contentsline {subsubsection}{\numberline {5.1.1}L-Type 指令测试分析}{8}{subsubsection.5.1.1}%
+\contentsline {subsubsection}{\numberline {5.1.2}波形图分析}{8}{subsubsection.5.1.2}%
+\contentsline {subsection}{\numberline {5.2}整体测试：CPUTest (以 \texttt {FibonacciTest} 为例)}{9}{subsection.5.2}%
+\contentsline {subsubsection}{\numberline {5.2.1}\texttt {fibonacci.c} 程序分析}{9}{subsubsection.5.2.1}%
+\contentsline {subsubsection}{\numberline {5.2.2}波形图分析}{10}{subsubsection.5.2.2}%
+\contentsline {section}{\numberline {6}遇到的问题与改进建议}{11}{section.6}%
+\contentsline {section}{\numberline {7}实验结论}{12}{section.7}%
--- a/lab1/实验报告/实验报告：实验一单周期
+++ b/lab1/实验报告/实验报告：实验一单周期
--- a/lab1/实验报告/实验报告：实验一单周期
+++ b/lab1/实验报告/实验报告：实验一单周期
@@ -0,0 +1,220 @@
+
+
+
+**姓名**：朱梓涵
+**学号**：24325356
+
+
+## **1. 实验目的**
+
+本实验旨在深入理解 RISC-V 指令集架构 (ISA) 与单周期 CPU 的工作原理。实验目标包括：
+1.  设计并实现一个支持部分 RV32I 指令集的单周期 CPU。
+2.  掌握 CPU 经典五阶段（取指、译码、执行、访存、写回）在单周期模型下的数据通路和控制逻辑设计。
+3.  学习使用 Chisel 硬件描述语言进行模块化硬件设计。
+4.  通过编写单元测试和集成测试，利用 `chiseltest` 和 GTKWave 波形图验证 CPU 各模块及整体功能的正确性。
+
+## **2. 实验环境**
+
+-   **操作系统**: Windows 11
+-   **开发工具**: IntelliJ IDEA
+-   **构建工具**: SBT
+-   **仿真与测试**: Verilator, GTKWave
+
+
+
+### **3. 阶段功能划分**
+
+1.  **取指 (IF)**: 程序计数器 (PC) 提供指令地址，指令存储器根据该地址输出 32 位指令。PC 在每个时钟周期默认加 4，若遇跳转或分支成功，则更新为目标地址。
+2.  **译码 (ID)**: 译码单元解析指令，提取操作数（寄存器地址 rs1, rs2）、目标寄存器地址 (rd) 和立即数。主控制器根据指令操作码生成后续阶段所需的所有控制信号。
+3.  **执行 (EX)**: 算术逻辑单元 (ALU) 根据译码阶段生成的控制信号，对来自寄存器文件或立即数生成器的操作数进行计算。同时，分支跳转的地址计算和条件判断也在此阶段完成。
+4.  **访存 (MEM)**: 根据译码阶段生成的访存控制信号，与数据存储器进行交互。Load 指令从此阶段读取数据，Store 指令则向此阶段写入数据。
+5.  **写回 (WB)**: 将执行结果或从数据存储器中读取的数据写回寄存器文件。写回的数据来源由控制信号决定。
+
+## **4. 模块实现与分析**
+
+### **4.1 取指**
+
+-   **功能**: 根据 `PC` 的当前值从指令存储器中取出指令，并计算下一周期的 `PC` 值。
+-   **实现要点**: `PC` 的更新逻辑是核心。它由跳转标志 `jump_flag_id` 控制：若跳转发生，`PC` 更新为 `jump_address_id`；否则，顺序执行，`PC` 更新为 `PC + 4`。
+
+-   **代码实现**:
+    ```scala
+    // lab1(InstructionFetch)
+    when(io.jump_flag_id) {
+      pc := io.jump_address_id
+    }.otherwise {
+      pc := pc + 4.U
+    }
+    // lab1(InstructionFetch) end
+    ```
+
+
+-   **波形图**：
+
+  ![b1](b1.png)
+
+### **4.2 译码**
+
+-   **功能**: 解析指令，生成立即数，并为后续阶段提供控制信号。
+-   **实现要点**: 控制信号的生成逻辑是关键。例如，`memory_read_enable` 仅在 L-type 指令时有效，`wb_reg_write_source` 根据指令类型选择写回数据是来自 ALU、数据存储器还是 PC+4。
+
+-   **代码实现**:
+    ```scala
+    // lab1(InstructionDecode)
+    io.ex_aluop2_source := Mux(opcode === InstructionTypes.RM,
+      ALUOp2Source.Register,
+      ALUOp2Source.Immediate
+    )
+    io.memory_read_enable := opcode === InstructionTypes.L
+    io.memory_write_enable := opcode === InstructionTypes.S
+    io.wb_reg_write_source := MuxLookup(
+      opcode,
+      RegWriteSource.ALUResult
+    )(
+      IndexedSeq(
+        InstructionTypes.L -> RegWriteSource.Memory,
+        Instructions.jal -> RegWriteSource.NextInstructionAddress,
+        Instructions.jalr -> RegWriteSource.NextInstructionAddress
+      )
+    )
+    // lab1(InstructionDecode) end
+    ```
+
+
+-   **波形图**：
+
+  ![b2](b2.png)
+
+
+### **4.3 执行**
+
+-   **功能**: 执行 ALU 运算，并处理分支和跳转逻辑。
+-   **实现要点**: ALU 的两个操作数 `op1` 和 `op2` 的来源由译码模块生成的 `aluop*_source` 信号决定，实现了操作数的灵活选择。
+
+-   **代码实现**:
+    ```scala
+    // lab1(Execute)
+    alu.io.func := alu_ctrl.io.alu_funct
+    alu.io.op1 := Mux(
+      io.aluop1_source === ALUOp1Source.Register,
+      io.reg1_data,
+      io.instruction_address
+    )
+    alu.io.op2 := Mux(
+      io.aluop2_source === ALUOp2Source.Register,
+      io.reg2_data,
+      io.immediate
+    )
+    // lab1(Execute) end
+    ```
+
+-   **波形图**：
+
+  ![b3](b3.png)
+
+
+### **4.4 CPU**
+
+-   **功能**: 实例化取指、译码、执行等所有子模块，并根据数据通路图将它们正确连接起来。
+-   **实现要点**: 确保数据流和控制流在模块间的正确传递是顶层连接的关键。例如，从取指模块输出的指令和指令地址，需要同时送往译码和执行模块。
+
+-   **代码实现**:
+    ```scala
+    // lab1(cpu)
+    ex.io.instruction := inst_fetch.io.instruction
+    ex.io.instruction_address := inst_fetch.io.instruction_address
+    ex.io.reg1_data := regs.io.read_data1
+    ex.io.reg2_data := regs.io.read_data2
+    ex.io.immediate := id.io.ex_immediate
+    ex.io.aluop1_source := id.io.ex_aluop1_source
+    ex.io.aluop2_source := id.io.ex_aluop2_source
+    // lab1(cpu) end
+    ```
+
+## **5. 测试与结果分析**
+
+### **5.1 单元测试：InstructionDecoderTest 分析**
+
+-   **L-Type 指令测试分析**:
+    *   测试用例首先向译码模块的 `io.instruction` 端口输入一条 L-Type 指令。随后，测试代码使用 `.expect()` 方法断言模块的各个输出端口信号值是否与预设的期望值一致。
+
+    *   对于 `lw` 指令，其核心功能是从内存读取数据并写回寄存器。因此：
+        *   `memory_read_enable` 必须为 `true`，以启动访存阶段的数据读取。
+        *   `reg_write_enable` 必须为 `true`，以允许最终结果写入寄存器。
+        *   `wb_reg_write_source` 必须是 `RegWriteSource.Memory`，因为写回的数据源于数据存储器。
+        *   `ex_immediate` 必须是指令编码中包含的偏移量（此例中为 32），用于地址计算 `rs1 + imm`。
+        这些 `expect` 值精确地定义了 L-Type 指令在译码阶段应生成的正确行为模式，确保了控制通路的正确性。
+
+-   **波形图分析**:
+
+    ![图 2 lw](b2.png)  
+
+    图片展示了 `lw x10, 32(x5)` 指令（机器码 `0x02028503`）的译码过程。在时钟上升沿之后：
+    1.  `id_io_instruction` 端口稳定为 `0x02028503`。
+    2.  `id_io_memory_read_enable` 和 `id_io_reg_write_enable` 信号被置为高电平 (1)。
+    3.  `id_io_wb_reg_write_source` 信号变为 `01` (二进制)，对应 `RegWriteSource.Memory`。
+    4.  `id_io_ex_immediate` 的值为 `0x00000020`，即十进制的 32。
+    波形图直观地验证了译码模块对于 L-Type 指令的响应与 `expect` 语句的预期完全一致。
+
+
+### **5.2 整体测试：CPUTest (以`FibonacciTest` 为例)**
+
+
+-   **`fibonacci.c` 程序分析**:
+    *   **程序功能**: 
+        该 C 语言程序定义了一个递归函数 `fib(int a)`，用于计算斐波那契数列的第 `a` 项。其逻辑为：如果 `a` 等于 1 或 2，则返回 1；否则，返回 `fib(a-1)` 与 `fib(a-2)` 之和。`main` 函数是程序的入口点，它调用 `fib(10)` 来计算斐波那契数列的第 10 项，并将最终结果（即 55）存储到内存地址 `0x4`。
+        ```c
+        int fib(int a) {
+          if (a == 1 || a == 2) return 1;
+          return fib(a - 1) + fib(a - 2);
+        }
+
+        int main() {
+          *(int *)(4) = fib(10); // 将 fib(10) 的结果写入内存地址 0x4
+        }
+        ```
+    *   **Chisel 测试检查方式**: 
+        测试框架首先将 `fibonacci.asmbin` 文件加载到 CPU 的指令存储器和数据存储器中。然后，它驱动 CPU 执行足够多的时钟周期（通过 `c.clock.step(1000)` 大循环），以确保递归计算和内存写入操作全部完成。在仿真结束时，测试代码通过读取数据存储器的调试端口：
+        ```scala
+        c.io.mem_debug_read_address.poke(4.U) // 将调试地址设置为 0x4
+        c.clock.step()                     // 步进一个时钟周期
+        c.io.mem_debug_read_data.expect(55.U) // 期望从地址 0x4 读出的数据为 55
+        ```
+        上述语句首先将调试端口的读取地址 `mem_debug_read_address` 设置为 `0x4`，然后步进一个时钟周期以便数据稳定，最后断言 `mem_debug_read_data` 的值是否等于预期的 `55`。如果相等，则测试通过，验证了 CPU 能够正确执行递归计算并将结果写入指定内存。
+
+-   **波形图分析**:
+
+    ![图 3 ](b41.png)
+
+
+    图片展示了 `fibonacci` 程序执行的最后几个周期以及结果检查阶段。
+    1.  **执行分析**: 在波形图的前半部分，可以看到 CPU 正在执行 `main` 函数中对 `fib(10)` 的调用，并最终将结果存储到内存地址 `0x4`。由于斐波那契数列的递归特性，PC (`inst_fetch_io_instruction_address`) 会在函数调用和返回的过程中不断跳转。在程序即将结束时，PC 会最终指向退出或停机指令。
+    2.  **结果检查**: `main` 函数的核心是 `*(int *)(4) = fib(10);` 这条语句，它会在 `fib(10)` 的计算结果（即 55）准备好后，将其写入数据存储器的 `0x4` 地址。
+        在波形图的**最后几个周期**，我们会观察到以下关键信号变化：
+        *   `mem_io_memory_write_enable` 信号短暂置高（为 `1`），表明数据存储器发生了写入操作。
+        *   `mem_io_memory_bundle_address` 信号会显示为 `0x00000004`，确认写入目标是内存地址 `0x4`。
+        *   `mem_io_memory_bundle_write_data[31:0]` 信号会显示为 `0x00000037`（十六进制的 55），这是 `fib(10)` 的计算结果。
+        *   在这之后，由于测试使用 `c.io.mem_debug_read_address.poke(4.U)` 来读取内存，波形图上 `mem_io_debug_read_address` 会变为 `0x4`，同时 `io_mem_debug_read_data`（或类似输出调试信号）会稳定显示出 `0x00000037`。
+        这些波形特征与 Chisel 测试中 `mem_debug_read_data.expect(55.U)` 的断言完美吻合，证明 CPU 正确地执行了 `fibonacci` 程序并存储了预期结果。
+
+## **6. 遇到的问题与改进建议**
+
+1.  **问题：立即数生成规则复杂，指导文档未详细展开。**
+    在实现译码模块时，RISC-V 不同指令格式（I/S/B/U/J）的立即数拼接方式各不相同，实验指导对此描述较为简略，导致初期实现困难。
+    *   **建议**：在实验指导中为每种指令格式提供一个具体的立即数拼接图示或示例代码，能极大帮助理解。
+
+2.  **问题：缺少对波形图调试的引导案例。**
+    初次使用 GTKWave 进行硬件调试时，面对海量的信号线，难以快速定位关键信号。
+    *   **建议**：实验文档中可以附加一个简单的调试案例，例如追踪一条 `add` 指令的数据流，展示如何从取指 PC 开始，逐步添加 `instruction`, `reg_read_data`, `alu_result`, `reg_write_data` 等信号，并解释它们在波形图上的时序关系。
+
+3.  **问题：部分模块接口和控制信号的设计意图不够明确。**
+    例如，`ALUOp1Source` 和 `ALUOp2Source` 这类控制信号的设计初衷，需要通过阅读多个模块的代码才能完全理解其作用。
+    *   **建议**：在代码框架的注释中，对关键的 `object` 或 `Enum`（如 `ALUOp1Source`），增加注释来说明每个选项的用途和对应的指令场景。
+
+## **7. 实验结论**
+
+通过本次实验，我成功设计并实现了一个功能基本完备的 RISC-V 单周期 CPU。在实现过程中，我深入理解了数据通路与控制信号在指令执行过程中的协同作用，并掌握了模块化的硬件设计思想。通过编写和分析单元测试与集成测试，我学会了如何利用 `chiseltest` 和波形图对硬件设计进行验证和调试。本次实验极大地加深了我对计算机组成原理中理论知识的实践理解，为后续更复杂的处理器设计打下了坚实的基础。
+
+$$
+e=mc^2
+$$
--- a/lab1/实验报告/实验报告：实验一单周期
+++ b/lab1/实验报告/实验报告：实验一单周期